طراحی فلیپ فلاپ های با توان مصرفی کم و سرعت بالا در تکنولوژی های نانومتری
پایان نامه
- وزارت علوم، تحقیقات و فناوری - دانشگاه شهید باهنر کرمان - دانشکده فنی
- نویسنده اسماء احمدیان مرج
- استاد راهنما محسن صانعی احمد حکیمی
- تعداد صفحات: ۱۵ صفحه ی اول
- سال انتشار 1391
چکیده
امروزه روش های مختلفی برای کاهش توان مصرفی مورد توجه محققان قرار گرفته است اما اغلب اوقات کاهش توان مصرفی باعث افزایش تاخیر و در نتیجه کاهش سرعت مدار می شود. لذا در این پایان نامه سعی شده است تا حد امکان بدون اثر نامطلوب روی سرعت، توان مصرفی کم شود و با همین هدف به طراحی سه فلیپ فلاپ جدید با توان مصرفی کم و سرعت بالا پرداخته شده است و مدارهای حاصل با چند نمونه از جدیدترین و مهم ترین فلیپ فلاپ های مطرح شده در مراجع مقایسه شده اند. در این مدارها از تکنیک هایی برای کاهش توان مصرفی و تاخیر فلیپ فلاپ ها استفاده شده است. ازجمله این روش ها می توان به تکنیک دشارژ شرطی، ایجاد حساسیت به دو لبه کلاک، کوتاه کردن مسیر داده ورودی تا خروجی وکم کردن تعداد ترانزیستورهای سری اشاره نمود. در مدار پیشنهادی اول با استفاده از تکنیک حساسیت به دو لبه کلاک عملکرد یکسانی در نصف فرکانس کلاک بدست آمده است که منجر به کاهش توان مصرفی شده است و با استفاده از مدار مولد پالس خارجی، تعداد و سایز ترانزیستورهای سری شبکه کلاک کاهش یافته است که باعث کاهش توان مصرفی و بهبود سرعت شده است. نتایج شبیه سازی در تکنولوژی 65 نانومتر نشان می دهد فلیپ فلاپ پیشنهادی حدود 4 الی 29 درصد در فعالیت های مختلف کلید زنی داده، توان مصرفی را بهبود داده است. هم چنین تاخیر حدود 6 الی 11 درصد نسبت به فلیپ فلاپ های دیگر بهبود داشته است. فلیپ فلاپ پیشنهادی دوم با استفاده از تکنیک دشارژ شرطی مانع از فعالیت کلید زنی زیادی گره های داخلی شده است. این فلیپ فلاپ که با استفاده از المان c کار می کند از مدار مولد پالس خارجی استفاده می کند و قابلیت حساسیت به دو لبه کلاک را نیز دارد. نتایج حدود 22 الی 60 درصد بهبود توان مصرفی را نسبت به فلیپ فلاپ های دیگر نشان داده است در حالیکه سرعت قابل قبولی نیز دارد. در فلیپ فلاپ پیشنهادی سوم نیز از المان c و مولد پالس خارجی استفاده شده است. در این فلیپ فلاپ کاهش ترانزیستورهای سری مدار لچ منجر به کاهش سایز آن ها نیز شده است و به این ترتیب توان، تاخیر و مساحت مدار کاهش یافته است. هم چنین در این فلیپ فلاپ از تکنیک دشارژ شرطی برای کاهش توان مصرفی استفاده شده است و قابلیت حساسیت به دو لبه کلاک را نیز دارد. نتایج شبیه سازی حدود 4 الی 59 درصد بهبود توان و 16 الی 5/17 درصد بهبود تاخیر را نسبت به فلیپ فلاپ های دیگر نشان داده است.
منابع مشابه
بررسی و طراحی فلیپ فلاپ ها با توان مصرفی کم و سرعت بالا
فلیپ فلاپ یک المان اساسی در طراحی مدارات مجتمع دیجیتال است و به صورت گسترده در سیستم های vlsi استفاده می شود. این المانها به همراه شبکه کلاک یکی از بخش های پر مصرف مدارات مجتمع دیجیتال می باشند و حدود 40 تا 50 درصد کل توان مصرفی سیستم را به خود اختصاص می دهند. در نتیجه کاهش توان مصرفی و تاخیر فلیپ فلاپ ها تاثیر قابل توجهی در تاخیر و توان مصرفی کل سیستم دارد. این پایان نامه به بررسی و مطالعه فلی...
طراحی فلیپ فلاپ با توان پایین و کارایی بالا
در تعداد زیادی از چیپ های vlsi، توان مصرفی سیستم کلاکینگ شامل شبکه ی توزیع کلاک و فلیپ فلاپ ها می شود که غالباً قسمت بزرگی از کل توان مصرفی یک چیپ می باشند. در این پایان نامه به طراحی فلیپ فلاپ های جدید با توان مصرفی کم و کارایی بالا پرداخته شده است. در فصل اول ضرورت و انگیزه ی این کار بیان شده است. در فصل دوم مهم ترین فلیپ فلاپ های دیگران شرح داده شده است. در فصل سوم اولین فلیپ فلاپ پیشنهادی ...
طراحی فلیپ فلاپ توان پایین با قابلیت تحمل خطای نرم
همزمان با رشد تکنولوژی ساخت در مدارهای vlsi، از یک سو ابعاد مدارها، ولتاژ تغذیه و خازن گره ها کاهش یافته و از سوی دیگر فرکانس کلاک افزایش یافته است. این عوامل سبب کاهش شدید بار بحرانی در گره های حساس مدارهای نانوالکترونیک شده و حساسیت این مدارها را نسبت به خطاهای گذرای ناشی از تشعشعات پرانرژی به طور قابل ملاحظه ای افزایش داده اند. در این پایان نامه، یک لچ مقاوم حساس به سطح با قابلیت تحمل خطای ن...
15 صفحه اولطراحی مدارهای فلیپ-فلاپ کم توان با قابلیت حفظ مقدار به فرم سلولهای استاندارد دیجیتال
پیشرفت پیوسته تکنولوژی cmos و کوچک شدن ابعاد باعث افزایش تراکم و در نتیجه افزایش کارآیی مدارهای مجتمع دیجیتال شده است. این افزایش تراکم علاوه بر پیچیدگی طراحی، با افزایش توان مصرفی مدار و اثرات دیگری مثل افزایش جریان مصرفی، حرارت تولیده شده و کاهش میزان قابلیت اطمینان مدار همراه است. همچنین اثرات مرتبه دو همچون جریانهای نشتی نیز به صورت مولفه موثر در توان مصرفی ظاهر شده اند به گونه ای که در تکن...
طراحی PLL دو حلقه ای مبتنی بر آشکارسازی فاز پنجرهای با سرعت قفل بالا، توان مصرفی و اسپور مرجع پایین
In this paper, a dual loop PLL with short locking time, low power consumption and low reference spur is presented. The output frequency and reference frequency of the designed circuit are 3.2 GHz and 50 MHz, respectively, aimed to WiMAX applications. In the proposed circuit in locked state, some parts of the circuit could be powered off, to reduce overall power consumption. Phase detection in t...
متن کاملطراحی و شبیهسازی تقویتکننده کم نویز با بهره بالا و توان مصرفی پایین در فرکانس 2.4GHz برای سیستم های بی سیم
در این مقاله به طراحی و شبیهسازی تقویتکننده کم نویز (LNA) در فرکانس 2.4GHz در فناوری CMOS پرداخته شده است. فرایند شبیهسازی با نرمافزار HSPICE RF انجامگرفته است. استفاده از ساختار کسکود به توان مصرفی پایینتر همراه با بهره ولتاژ و بهره توان بالاتر منجر میشود. شبکهی تطبیق اضافهشده در این مقاله باعث بهبود پارامتر S11به مقدار قابل قبولی شده و باعث شده است که کنترل خوبی بر قسمت حقیقی امپدانس...
متن کاملمنابع من
با ذخیره ی این منبع در منابع من، دسترسی به آن را برای استفاده های بعدی آسان تر کنید
ذخیره در منابع من قبلا به منابع من ذحیره شده{@ msg_add @}
نوع سند: پایان نامه
وزارت علوم، تحقیقات و فناوری - دانشگاه شهید باهنر کرمان - دانشکده فنی
کلمات کلیدی
میزبانی شده توسط پلتفرم ابری doprax.com
copyright © 2015-2023